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C-to-Silicon Compiler可作為系統級模型之間的橋樑，它們通常是用C/C++和SystemC寫成的，而暫存器傳輸級(RTL)模型通常被用於檢驗、實現和整合 SoC。這種新功能對於開發新型SoC和系統級IP，用於消費電子、無線和有線網路市場的公司特別重要。

“今年初， Cadence曾勾勒出擴展其系統級相關領域的策略，這是名為‘Sydney’重要內部聯盟倡議的一部份，”Cadence產品與技術部執行副總裁Jim Miller說。“C-to-Silicon Compiler是Cadence提供的第一款新產品，能讓客戶減少系統規格與設計實現之間的反覆，並為IP製作與再使用提高設計師的生產力。”

C-to-Silicon Compiler讓工程師可以在更高的擷取等級上工作，並協助自動分析硬體微架構。由於該技術可自動轉化和最佳化從C/C++和SystemC到可合成的 Verilog RTL(包含聲明)所描述的擷取行為，並進行實現、驗證和SoC整合，因此設計師的生產力將大幅提高。

C-to-Silicon Compiler的主要性能包括：嵌入式邏輯合成、使用Cadence Encounter RTL Compiler全域合成確保高精確性和高品質的執行結果用於混合控制和數據分支的設計；以及一個behavior-structure-timing資料庫提供可以實現真實的增量合成。最後是支援驗證C-to-Silicon Compiler產生RTL的快速時序精準的硬體模型，使用Incisive硬體模擬和 Palladium/Xtreme 模擬加速產品進行快速映射到RTL驗證。